Intel BCH IP Core

Acerca do BCH IP Core

Información relacionada

• BCH IP Core Document Archive na páxina 24
  • Ofrece unha lista de guías de usuario para versións anteriores do BCH IP Core.
• Introdución aos núcleos IP Intel FPGA
  • Ofrece información xeral sobre todos os núcleos IP de Intel FPGA, incluíndo a parametrización, xeración, actualización e simulación de núcleos IP.
• Creación de scripts de simulación Qsys e IP independentes da versión
  • Cree scripts de simulación que non requiran actualizacións manuais para actualizacións de software ou versión IP.
• Mellores prácticas de xestión de proxectos
  • Pautas para unha xestión eficiente e portabilidade do teu proxecto e IP files.

 Características básicas de Intel® DSP IP

• Interfaces Avalon® Streaming (Avalon-ST).
• DSP Builder para Intel® FPGA listo
• Bancos de proba para verificar o núcleo IP
• Modelos de simulación funcional IP para uso en simuladores VHDL e Verilog HDL compatibles con Intel

Características básicas de BCH IP

• Codificador ou descodificador de alto rendemento totalmente parametrizable para a detección e corrección de erros:
• Número de símbolos por palabra de código
• Número de símbolos de verificación por palabra de código
• Número de bits de entrada paralelos

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e de semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.

• Outros nomes e marcas pódense reclamar como propiedade doutros.

Compatibilidade coa familia de dispositivos DSP IP Core

Intel ofrece os seguintes niveis de compatibilidade de dispositivos para núcleos Intel FPGA IP:

• Apoio anticipado—o núcleo IP está dispoñible para simulación e compilación para esta familia de dispositivos. Programación FPGA file A compatibilidade (.pof) non está dispoñible para o software Quartus Prime Pro Stratix 10 Edition Beta e, polo tanto, non se pode garantir o peche do tempo IP. Os modelos de temporización inclúen estimacións de enxeñería iniciais dos atrasos baseadas na información inicial posterior ao deseño. Os modelos de temporización están suxeitos a cambios xa que as probas de silicio melloran a correlación entre o silicio real e os modelos de temporización. Podes usar este núcleo IP para estudos de arquitectura do sistema e utilización de recursos, simulación, pinout, avaliacións de latencia do sistema, avaliacións básicas de tempo (orzamento de pipeline) e estratexia de transferencia de E/S (ancho da ruta de datos, profundidade de ráfaga, compensacións de estándares de E/S). ).
• Apoio preliminar—Intel verifica o núcleo IP con modelos de temporización preliminares para esta familia de dispositivos. O núcleo IP cumpre todos os requisitos funcionais, pero aínda pode estar en proceso de análise de tempo para a familia de dispositivos. Podes usalo en deseños de produción con precaución.
• Apoio final—Intel verifica o núcleo IP con modelos de temporización finais para esta familia de dispositivos. O núcleo IP cumpre todos os requisitos funcionais e de tempo para a familia de dispositivos. Podes usalo en deseños de produción.

Táboa 1. Compatibilidade coa familia de dispositivos DSP IP Core

Familia de dispositivos	Apoio
Arria® II GX	Final
Arria II GZ	Final
Arria V	Final
Intel Arria 10	Final
Cyclone® IV	Final
Ciclón V	Final
Intel Cyclone 10	Final
Intel MAX® 10 FPGA	Final
Stratix® IV GT	Final
Stratix IV GX/E	Final
Stratix V	Final
Intel Stratix 10	Avanza
Outras familias de dispositivos	Sen apoio

 Información de lanzamento de BCH IP Core

Use a información de liberación ao conceder a licenza do núcleo IP.

Táboa 2. Información sobre a versión

Elemento	Descrición
Versión	17.1
Data de lanzamento	Novembro 2017
Código de pedido	IP-BCH (IPR-BCH)

Intel verifica que a versión actual do software Quartus Prime compila a versión anterior de cada núcleo IP. Intel non verifica que o software Quartus Prime compile versións básicas de IP máis antigas que a versión anterior. As notas de versión de Intel FPGA IP enumeran calquera excepción.
Información relacionada

• Notas de versión de Intel FPGA IP
• Errata para o núcleo IP de BCH na base de coñecemento

Verificación do núcleo IP DSP

• Antes da liberaciónasing a version of an IP core, Intel runs comprehensive regression tests to verify its quality and correctness. Intel generates custom variations of the IP core to exercise the various parameter options and thoroughly simulates the resulting simulation models with the results verified against master simulation models.

BCH IP Core Performance and Resource Utilization

• Rendemento normalmente esperado para un BCH IP Core que utiliza o software Quartus Prime cos dispositivos Arria V (5AGXFB3H4F35C5), Cyclone V (5CGXFC7C7F23C8) e Stratix V (5SGXEA7H3F35C3). Onde m é o número de bits por símbolo; n é a lonxitude da palabra clave; d é o ancho de entrada de datos paralelos; t é a capacidade de corrección de erros.

Táboa 3. Rendemento do descodificador e utilización dos recursos

Dispositivo	Parámetros				Memoria		ALM	Rexistros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primaria	Secundaria y
Arria V	8	255	10	42	7	—	18,376	40,557	3,441	196
Ciclón V	8	255	10	42	7	—	18,264	40,709	3,266	150
Stratix V	8	255	10	42	—	7	19,027	44,134	4,315	308
Arria V	8	255	12	42	9	—	22,293	49,602	4,053	186
Ciclón V	8	255	12	42	9	—	22,243	49,243	4,511	149
Stratix V	8	255	12	42	—	8	23,187	53,800	5,207	310
Arria V	8	255	2	42	4	—	5,539	13,238	788	207
Ciclón V	8	255	2	42	4	—	5,527	13,174	857	174
Stratix V	8	255	2	42	—	4	6,088	14,399	850	369
Arria V	8	255	5	42	5	—	10,231	23,321	1,554	206
Ciclón V	8	255	5	42	5	—	10,234	23,391	1,551	164
continuou…

Dispositivo	Parámetros				Memoria		ALM	Rexistros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primaria	Secundaria y
Stratix V	8	255	5	42	—	5	10,820	24,868	2,612	335
Stratix V	14	8784	10	20	—	18	7,358	15,082	761	346
Stratix V	14	8784	10	40	—	18	14,331	28,743	1,630	316
Stratix V	14	8784	10	80	—	18	28,383	56,292	3,165	281
Stratix V	14	8784	20	20	—	18	10,103	19,833	933	323
Stratix V	14	8784	20	40	—	18	20,012	37,413	1,747	304
Stratix V	14	8784	20	80	—	18	39,225	72,151	3,673	282
Stratix V	14	8784	30	20	—	17	11,784	23,924	844	329
Stratix V	14	8784	30	40	—	19	23,061	44,313	1,836	289
Stratix V	14	8784	30	80	—	19	43,949	85,476	3,398	263
Stratix V	14	8784	40	20	—	19	13,801	28,032	743	307
Stratix V	14	8784	40	40	—	19	26,107	51,680	1,472	291
Stratix V	14	8784	40	80	—	21	50,303	98,545	3,351	248
Stratix V	14	8784	50	20	—	20	16,407	33,020	967	307
Stratix V	14	8784	50	40	—	20	31,095	60,503	1,991	288
Stratix V	14	8784	50	80	—	22	58,690	116,232	3,222	249
Stratix V	14	8784	60	20	—	20	18,290	37,106	914	297
Stratix V	14	8784	60	40	—	20	35,041	67,183	2,324	292
Stratix V	14	8784	60	80	—	37	80,961	160,458	7,358	233
Stratix V	14	8784	70	20	—	20	20,494	41,471	545	286
Stratix V	14	8784	70	40	—	20	38,294	74,727	1,778	280
Stratix V	14	8784	70	80	—	38	88,040	173,311	7,769	232
Stratix V	14	8784	80	20	—	22	22,437	45,334	691	276
Stratix V	14	8784	80	40	—	22	42,256	82,173	1,363	285
Stratix V	14	8784	80	80	—	40	95,913	186,869	7,317	229

Táboa 4. Rendemento do codificador e utilización de recursos

Dispositivo	Parámetros				Memoria		ALM	Rexistros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primaria	Secundaria y
Arria V	8	255	10	42	2	—	337	592	0	243
Ciclón V	8	255	10	42	2	—	339	592	0	166
Stratix V	8	255	10	42	—	1	353	601	3	400
Arria V	8	255	12	42	2	—	386	602	0	257
Ciclón V	8	255	12	42	2	—	395	602	0	174
continuou…

Dispositivo	Parámetros				Memoria		ALM	Rexistros		máx. (MHz)
	m	n	d	t	M10K	M20K		Primaria	Secundaria y
Stratix V	8	255	12	42	—	1	391	614	0	400
Arria V	8	255	2	42	2	—	219	547	12	275
Ciclón V	8	255	2	42	2	—	219	556	3	197
Stratix V	8	255	2	42	—	2	220	542	17	464
Arria V	8	255	5	42	2	—	237	563	3	276
Ciclón V	8	255	5	42	2	—	237	565	1	193
Stratix V	8	255	5	42	—	1	260	573	0	400
Stratix V	14	8784	10	20	—	3	400	785	4	387
Stratix V	14	8784	10	40	—	3	613	1,348	1	380
Stratix V	14	8784	10	80	—	3	1,009	2,451	4	309
Stratix V	14	8784	20	20	—	3	775	849	1	373
Stratix V	14	8784	20	40	—	3	1,340	1,410	0	312
Stratix V	14	8784	20	80	—	3	2,222	2,515	1	242
Stratix V	14	8784	30	20	—	3	1,161	919	1	324.
Stratix V	14	8784	30	40	—	3	2,074	1,480	0	253
Stratix V	14	8784	30	80	—	3	3,583	2,580	2	224
Stratix V	14	8784	40	20	—	3	1,522	977	4	307
Stratix V	14	8784	40	40	—	3	2,789	1,541	0	249
Stratix V	14	8784	40	80	—	3	4,909	2,647	0	191
Stratix V	14	8784	50	20	—	4	1,926	1,042	9	295
Stratix V	14	8784	50	40	—	4	3,467	1,610	1	234
Stratix V	14	8784	50	80	—	4	6,297	2,714	3	182
Stratix V	14	8784	60	20	—	4	2,356	1,121	0	266
Stratix V	14	8784	60	40	—	4	3,824	1,680	1	229
Stratix V	14	8784	60	80	—	4	7,548	2,783	0	167
Stratix V	14	8784	70	20	—	4	2,595	1,184	2	273
Stratix V	14	8784	70	40	—	4	4,372	1,746	0	221
Stratix V	14	8784	70	80	—	4	8,321	2,850	2	169
Stratix V	14	8784	80	20	—	5	2,885	1,251	1	293
Stratix V	14	8784	80	40	—	5	5,163	1,812	0	220
Stratix V	14	8784	80	80	—	5	8,867	2,918	0	169

BCH IP Core Primeros pasos

Instalación e licenza de núcleos IP Intel FPGA

A instalación do software Intel Quartus® Prime inclúe a biblioteca IP Intel FPGA. Esta biblioteca ofrece moitos núcleos IP útiles para o seu uso en produción sen necesidade dunha licenza adicional. Algúns núcleos Intel FPGA IP requiren a compra dunha licenza separada para o seu uso en produción. O modo de avaliación IP Intel FPGA permítelle avaliar estes núcleos Intel FPGA IP con licenza en simulación e hardware, antes de decidir comprar unha licenza de núcleo IP de produción completa. Só precisa adquirir unha licenza de produción completa para núcleos IP Intel con licenza despois de completar as probas de hardware e de estar preparado para usar a IP en produción. O software Intel Quartus Prime instala núcleos IP nos seguintes lugares de forma predeterminada:
Figura 1. Ruta de instalación do núcleo IP

Táboa 5. Localizacións de instalación do núcleo IP

Localización	Software	Plataforma
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows *
:\intelFPGA\quartus\ip\altera	Edición estándar Intel Quartus Prime	Windows
:/intelFPGA_pro/Quartus/IP/Altera	Intel Quartus Prime Pro Edition	Linux *
:/inter FPGA/Quartus/IP/Altera	Edición estándar Intel Quartus Prime	Linux

Modo de avaliación IP Intel FPGA

O modo de avaliación de IP Intel FPGA gratuíto permítelle avaliar núcleos Intel FPGA IP con licenza en simulación e hardware antes da compra. O modo de avaliación IP Intel FPGA admite as seguintes avaliacións sen licenza adicional:

• Simula o comportamento dun núcleo Intel FPGA IP con licenza no teu sistema.
• Verifique a funcionalidade, o tamaño e a velocidade do núcleo IP de forma rápida e sinxela.
• Xera programación de dispositivos de tempo limitado files para deseños que inclúen núcleos IP.
• Programa un dispositivo co teu núcleo IP e verifica o teu deseño no hardware.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.

• Outros nomes e marcas pódense reclamar como propiedade doutros.

O modo de avaliación IP Intel FPGA admite os seguintes modos de operación:

• Atado—Permite executar o deseño que contén a licenza Intel FPGA IP indefinidamente cunha conexión entre a túa placa e o ordenador host. O modo conectado require un grupo de acción de proba conxunto en serie (JTAG) cable conectado entre JTAG porto da placa e o ordenador host, que está a executar o programador Intel Quartus Prime durante o período de avaliación do hardware. O programador só require unha instalación mínima do software Intel Quartus Prime e non require ningunha licenza de Intel Quartus Prime. O ordenador host controla o tempo de avaliación enviando un sinal periódico ao dispositivo a través do JTAG Porto. Se todos os núcleos IP con licenza no deseño admiten o modo conectado, o tempo de avaliación transcorre ata que caduca calquera avaliación do núcleo IP. Se todos os núcleos IP admiten un tempo de avaliación ilimitado, o dispositivo non se agota.
• sen ataduras—Permite executar o deseño que contén a IP con licenza durante un tempo limitado. O núcleo IP volve ao modo sen conexión se o dispositivo se desconecta do ordenador host que executa o software Intel Quartus Prime. O núcleo IP tamén volve ao modo sen conexión se calquera outro núcleo IP con licenza do deseño non admite o modo conectado.

Cando expira o tempo de avaliación para calquera IP FPGA Intel con licenza do deseño, o deseño deixa de funcionar. Todos os núcleos IP que usan o modo de avaliación IP Intel FPGA esgotan simultáneamente cando se esgota calquera núcleo IP do deseño. Cando remate o tempo de avaliación, debes reprogramar o dispositivo FPGA antes de continuar coa verificación do hardware. Para ampliar o uso do núcleo IP para a produción, compra unha licenza de produción completa para o núcleo IP.
Debes mercar a licenza e xerar unha clave de licenza de produción completa antes de poder xerar unha programación sen restricións do dispositivo file. Durante o modo de avaliación IP de Intel FPGA, o compilador só xera unha programación de dispositivos de tempo limitado file ( _time_limited.sof) que caduca no límite de tempo.

Figura 2. Fluxo do modo de avaliación IP de Intel FPGA

Nota:

Consulte a guía de usuario de cada núcleo IP para obter os pasos de parametrización e detalles de implementación.
Intel concede licenzas de núcleos IP de forma perpetua por asento. A taxa de licenza inclúe mantemento e soporte do primeiro ano. Debes renovar o contrato de mantemento para recibir actualizacións, correccións de erros e soporte técnico máis aló do primeiro ano. Debes adquirir unha licenza de produción completa para núcleos Intel FPGA IP que requiren unha licenza de produción antes de xerar programación files que pode usar durante un tempo ilimitado. Durante o modo de avaliación IP de Intel FPGA, o compilador só xera unha programación de dispositivos de tempo limitado file ( _time_limited.sof) que caduca no límite de tempo. Para obter as súas claves de licenza de produción, visite o Centro de licenzas de autoservizo ou póñase en contacto co seu representante local de Intel FPGA.
Os Acordos de licenza de software Intel FPGA regulan a instalación e o uso de núcleos IP con licenza, o software de deseño Intel Quartus Prime e todos os núcleos IP sen licenza.

Información relacionada

• Sitio de licenzas Intel Quartus Prime
• Instalación e licenza de software Intel FPGA

BCH IP Core Intel FPGA IP Modo de avaliación Comportamento de tempo de espera

Todos os núcleos IP dun dispositivo expiran simultaneamente cando se alcanza o tempo de avaliación máis restritivo. Se un deseño ten máis dun núcleo IP, o comportamento de tempo de espera dos outros núcleos IP pode enmascarar o comportamento de tempo de espera dun núcleo IP específico. Para os núcleos IP, o tempo de espera sen conexión é de 1 hora; o valor de tempo de espera conectado é indefinido. O teu deseño deixa de funcionar despois de que caduque o tempo de avaliación do hardware. O software Quartus Prime usa o modo de avaliación IP Intel FPGA Files (.ocp) no directorio do seu proxecto para identificar o seu uso do programa de avaliación do modo de avaliación IP Intel FPGA. Despois de activar a función, non os elimines files.Cando expira o tempo de avaliación, o porto de saída de datos data_out baixa
Información relacionada
AN 320: OpenCore Plus Avaliación de Megafuncións

Editor de catálogos e parámetros

O Catálogo de IP mostra os núcleos IP dispoñibles para o seu proxecto. Use as seguintes funcións do Catálogo IP para localizar e personalizar un núcleo IP:

• Filtra o Catálogo de IP para mostrar a IP para a familia de dispositivos activa ou Mostrar a IP para todas as familias de dispositivos. Se non tes ningún proxecto aberto, selecciona a Familia de dispositivos no Catálogo IP.
• Escriba no campo Busca para localizar calquera nome de núcleo IP completo ou parcial no Catálogo de IP.
• Fai clic co botón dereito do rato nun nome do núcleo IP no Catálogo IP para mostrar detalles sobre os dispositivos compatibles, para abrir o cartafol de instalación do núcleo IP e para obter ligazóns á documentación IP.
• Fai clic Busca IP do socio para acceder á información do IP do socio no web.
• O editor de parámetros pídelle que especifique un nome de variación de IP, portos opcionais e saída file opcións de xeración. O editor de parámetros xera unha IP Intel Quartus Prime de nivel superior file (.ip) para unha variación de IP en proxectos Intel Quartus Prime Pro Edition.
• O editor de parámetros xera unha IP de Quartus de nivel superior file (.qip) para unha variación de IP en proxectos Intel Quartus Prime Standard Edition. Estes files representan a variación de IP no proxecto e almacenan información de parametrización.

Figura 3. Editor de parámetros IP (Intel Quartus Prime Pro Edition)

Figura 4. Editor de parámetros IP (Intel Quartus Prime Standard Edition)

Generando núcleos IP (Intel Quartus Prime Pro Edition)

Configure rapidamente os núcleos IP Intel FPGA no editor de parámetros Intel Quartus Prime. Fai dobre clic en calquera compoñente do Catálogo IP para iniciar o editor de parámetros. O editor de parámetros permítelle definir unha variación personalizada do núcleo IP. O editor de parámetros xera a síntese da variación IP e a simulación opcional files e

engade
o .ip file representando a variación do seu proxecto automaticamente.
Figura 5. Editor de parámetros IP (Intel Quartus Prime Pro Edition)

Siga estes pasos para localizar, crear instancias e personalizar un núcleo IP no editor de parámetros:

1. Cree ou abra un proxecto Intel Quartus Prime (.qpf) para conter a variación de IP instanciada.
2. No Catálogo IP (Ferramentas ➤ Catálogo IP), localice e faga dobre clic no nome do núcleo IP para personalizar. Para localizar un compoñente específico, escriba parte ou todo o nome do compoñente na caixa de busca do Catálogo IP. Aparece a xanela Nova variación IP.
3. Especifique un nome de nivel superior para a súa variación de IP personalizada. Non inclúa espazos nos nomes ou camiños das variacións IP. O editor de parámetros garda a configuración da variación de IP nun file designado .ip. Fai clic en Aceptar. Aparece o editor de parámetros.
4. Estableza os valores dos parámetros no editor de parámetros e view o diagrama de bloques para o compoñente. A pestana Mensaxes de parametrización na parte inferior mostra calquera erro nos parámetros IP:

• Opcionalmente, seleccione os valores de parámetros predefinidos se se fornecen para o seu núcleo IP. Os presets especifican os valores iniciais dos parámetros para aplicacións específicas.
• Especifique os parámetros que definen a funcionalidade básica de IP, as configuracións de portos e as funcións específicas do dispositivo.
• Especifique as opcións para procesar o núcleo IP files noutras ferramentas EDA.
• Nota: Consulte a guía do usuario do núcleo IP para obter información sobre parámetros específicos do núcleo IP.

1. Fai clic en Xerar HDL. Aparece o cadro de diálogo Xeración.
2. Especifique a saída file opcións de xeración e, a continuación, prema en Xerar. A síntese e a simulación files xerar segundo as súas especificacións.
3. Para xerar un banco de probas de simulación, faga clic en Xerar ➤ Xerar sistema de banco de probas. Especifique as opcións de xeración do banco de probas e, a continuación, prema en Xerar.
4. Para xerar un modelo de instanciación HDL que pode copiar e pegar no seu editor de texto, faga clic en Xerar ➤ Mostrar modelo de instanciación.
5. Fai clic en Finalizar. Fai clic en Si se se lle solicita que engadas files que representan a variación da IP do seu proxecto.
6. Despois de xerar e instanciar a súa variación de IP, faga as asignacións de pins adecuadas para conectar os portos.

Nota: Algúns núcleos IP xeran diferentes implementacións HDL segundo os parámetros do núcleo IP. O RTL subxacente destes núcleos IP contén un código hash único que impide colisións de nomes de módulo entre diferentes variacións do núcleo IP. Este código único segue sendo consistente, dada a mesma configuración IP e versión de software durante a xeración de IP. Este código único pode cambiar se editas os parámetros do núcleo IP ou actualizas a versión do núcleo IP. Para evitar a dependencia destes códigos únicos no seu entorno de simulación, consulte Xerar un script de configuración do simulador combinado.

Saída de xeración de núcleos IP (Intel Quartus Prime Pro Edition)

O software Intel Quartus Prime xera a seguinte saída file estrutura para núcleos IP individuais que non forman parte dun sistema Platform Designer.

Figura 6. Saída de xeración de núcleo IP individual (Intel Quartus Prime Pro Edition)

• Se é compatible e habilitado para a súa variación do núcleo IP.

Táboa 6. Saída Files de Intel FPGA IP Generation

File Nome	Descrición
<o teu_ip>.ip	Variación de IP de nivel superior file que contén a parametrización dun núcleo IP no seu proxecto. Se a variación IP forma parte dun sistema Platform Designer, o editor de parámetros tamén xera un .qsys file.
<o teu_ip>.cmp	Declaración de compoñente VHDL (.cmp) file é un texto file que contén definicións xenéricas e de porto locais que usa no deseño VHDL files.
<o teu_ip>_xeración.rpt	Rexistro de xeración de IP ou Platform Designer file. Mostra un resumo das mensaxes durante a xeración de IP.
continuou…

File Nome	Descrición
<o teu_ip>.qgsimc (só sistemas Platform Designer)	Caché de simulación file que compara os .qsys e .ip files coa parametrización actual do sistema Platform Designer e do núcleo IP. Esta comparación determina se Platform Designer pode omitir a rexeneración do HDL.
<o teu_ip>.qgsynth (só sistemas Platform Designer)	Caché de síntese file que compara os .qsys e .ip files coa parametrización actual do sistema Platform Designer e do núcleo IP. Esta comparación determina se Platform Designer pode omitir a rexeneración do HDL.
<o teu_ip>.qip	Contén toda a información para integrar e compilar o compoñente IP.
<o teu_ip>.csv	Contén información sobre o estado de actualización do compoñente IP.
.bsf	Unha representación simbólica da variación IP para usar no diagrama de bloques Files (.bdf).
<o teu_ip>.spd	Entrada file que ip-make-simscript require para xerar scripts de simulación. O .spd file contén unha lista de files que xera para a simulación, xunto coa información sobre as memorias que inicializa.
<o teu_ip>.ppf	The Pin Planner File (.ppf) almacena as asignacións de portos e nodos para os compoñentes IP que crees para usar co Planificador de pins.
<o teu_ip> _bb.v	Usa o Verilog BlackBox (_bb. v) file como unha declaración de módulo baleiro para usar como caixa negra.
<o teu_ip>_inst.v ou _inst.vhd	HDL exampmodelo de instanciación de le. Copia e pega o contido desta file no teu HDL file para instanciar a variación de IP.
<o teu_ip>.regmapa	Se a IP contén información de rexistro, o software Intel Quartus Prime xera o .regmap file. O .regmap file describe a información do mapa de rexistro das interfaces mestre e escravo. Isto file complementos o .sopcinfo file proporcionando información de rexistro máis detallada sobre o sistema. Isto file permite a visualización do rexistro views e estatísticas personalizables polo usuario na Consola do sistema.
<o teu_ip>.svd	Permite ás ferramentas de depuración do sistema HPS view os mapas de rexistro de periféricos que se conectan a HPS dentro dun sistema Platform Designer. Durante a síntese, o software Intel Quartus Prime almacena o .svd files para a interface escrava visible para os mestres da consola do sistema no .sof file na sesión de depuración. A Consola do sistema le esta sección, que Platform Designer consulta para obter información do mapa de rexistro. Para os escravos do sistema, o Deseñador de plataforma accede aos rexistros polo seu nome.
<o teu_ip>.vo teu_ip>.vhd	HDL files que crean instancias de cada submódulo ou núcleo IP fillo para a síntese ou simulación.
mentor/	Contén un script msim_setup.TCL para configurar e executar unha simulación ModelSim.
aldec/	Contén un script Riviera*-PRO rivierapro_setup. TCL para configurar e executar unha simulación.
/synopsys/vcs /synopsys/vcsmx	Contén un script de shell vcs_setup.sh para configurar e executar unha simulación VCS*. Contén un script de shell vcsmx_setup.sh e synopsys_sim.setup file para configurar e executar unha simulación VCS MX*.
/cadencia	Contén un script de shell ncsim_setup.sh e outra configuración files para configurar e executar unha simulación NCSIM.
/submódulos	Contén HDL files para o submódulo do núcleo IP.
<submódulo IP>/	Platform Designer xera os subdirectorios /synth e /sim para cada directorio de submódulos IP que o Platform Designer xera.

Simulación de núcleos IP Intel FPGA

O software Intel Quartus Prime admite a simulación RTL de núcleo IP en simuladores EDA específicos. A xeración de IP crea simulación files, incluíndo o modelo de simulación funcional, calquera banco de probas (ou example), e scripts de configuración do simulador específicos do provedor para cada núcleo IP. Use o modelo de simulación funcional e calquera banco de probas ou exampdeseño de le para simulación. A saída da xeración de IP tamén pode incluír scripts para compilar e executar calquera banco de probas. Os scripts enumeran todos os modelos ou bibliotecas que necesitas para simular o teu núcleo IP.
O software Intel Quartus Prime ofrece integración con moitos simuladores e admite múltiples fluxos de simulación, incluídos os teus propios fluxos de simulación personalizados e personalizados. Sexa cal sexa o fluxo que elixas, a simulación do núcleo IP implica os seguintes pasos:

1. Xerar modelo de simulación, banco de probas (ou por exemploampdeseño do le), e o script de configuración do simulador files.
2. Configura o teu ambiente de simulador e calquera script de simulación.
3. Compilar bibliotecas de modelos de simulación.
4. Executa o teu simulador.

DSP Builder para Intel FPGA Design Flow

DSP Builder para Intel FPGA acurta os ciclos de deseño de procesamento de sinal dixital (DSP) ao axudarche a crear a representación de hardware dun deseño DSP nun ambiente de desenvolvemento amigable con algoritmos.
Este núcleo IP admite DSP Builder para Intel FPGA. Use o fluxo de DSP Builder para Intel FPGAs se quere crear un modelo de DSP Builder para Intel FPGAs que inclúa unha variación do núcleo IP; use o Catálogo IP se quere crear unha variación de núcleo IP que poida instanciar manualmente no seu deseño.
Información relacionada
Uso do capítulo de funcións MegaCore do manual de DSP Builder para Intel FPGAs.

BCH IP Core Descrición funcional

Este tema describe a arquitectura, as interfaces e os sinais do núcleo IP.
Pode parametrizar o núcleo IP BCH como codificador ou descodificador. O codificador recibe paquetes de datos e xera os símbolos de verificación; o descodificador detecta e corrixe erros.

Codificador BCH IP Core

O codificador BCH ten unha arquitectura paralela con entrada e saída de d bits de datos. Cando o codificador recibe símbolos de datos, xera símbolos de verificación para unha determinada palabra de código e envía a palabra de código de entrada cos símbolos de verificación á interface de saída. O codificador usa contrapresión no compoñente ascendente cando xera os símbolos de verificación.
Figura 7. Temporización do codificador

O sinal de listo indica que o codificador pode aceptar fluxo entrante. No bordo ascendente clk, se o sinal preparado para o codificador é alto, envíe o fluxo de datos de entrada a través do porto data_in e afirme a carga alta para indicar datos de entrada válidos. Supoña que a palabra da mensaxe completa necesita sinais de reloxo X. Cando este proceso de entrada alcanza os ciclos de reloxo X-1, o sinal preparado para o codificador baixa. No seguinte borde ascendente clk, o codificador acepta a entrada do porto data_in e o codificador recibe a palabra da mensaxe completa. Antes de que o sinal de listo volva a ser alto, o codificador non acepta novos datos de entrada. Cando o sinal valid_outt se afirma como alto, a palabra de código codificada de saída é válida no porto de saída de datos. No primeiro ciclo de reloxo onde os datos de saída son válidos, sop_out afírmase como alto só durante un ciclo, indicando o inicio do paquete. O núcleo IP ten presión de avance e retroceso, que podes controlar co sinal ready e sink_ready. Afirma os sinais sop_in e eop_in correctamente no ciclo de reloxo, é dicir, o primeiro e o último ciclo de reloxo da palabra de código de entrada.

Palabras de código abreviadas
O núcleo IP BCH admite palabras de código acurtadas. Unha palabra de código abreviada contén menos símbolos que o valor máximo de N, que é 2M –1, onde N é o número total de símbolos por palabra de código e M é o número de bits por símbolo. Unha palabra de código acurtada é matemáticamente equivalente a un código de lonxitude máxima cos símbolos de datos adicionais ao comezo da palabra de código configurados en 0. Por exemploample, (220,136) é unha palabra de código abreviada de (255,171). Ambas palabras de código usan o mesmo número de símbolos de verificación, 11. Para usar palabras de código acurtadas co descodificador, use o editor de parámetros para establecer a lonxitude da palabra de código co valor correcto.

Decodificador BCH IP Core

Cando o descodificador recibe a palabra de código codificada, utiliza os símbolos de verificación para detectar erros e corrixilos. A palabra de código codificada recibida pode diferir da palabra de código orixinal debido ao ruído na canle. O decodificador detecta erros utilizando varios polinomios para localizar a localización do erro e o valor do erro. Cando o descodificador obtén a localización e o valor do erro, o descodificador corrixe os erros nunha palabra de código e envía a palabra de código á saída. Se e<=t, o núcleo IP pode corrixir erros; se e > t, verás resultados imprevisibles.
Figura 8. Temporalización do decodificador

A palabra de código comeza cando afirmas o sinal de carga e o sinal sop_in. O descodificador acepta os datos en data_in como datos válidos. A palabra de código remata cando afirma o sinal eop_in. Para unha palabra de código de 1 canle, afirma os sinais sop_in e eop_in durante un ciclo de reloxo. Cando o descodificador desactiva o sinal de listo, o descodificador non pode procesar máis datos ata que volva afirmar o sinal de listo. Na saída, a operación é idéntica. Cando o descodificador afirma o sinal valid_out e o sinal sop_out, o decodificador proporciona datos válidos en data_out. O descodificador afirma o sinal sop_out e o sinal eop_out para indicar o inicio e o final dunha palabra de código. O descodificador detecta e corrixe automaticamente os erros nunha palabra de código e afirma o sinal de número_de_erros cando atopa unha palabra de código non corrixible. O descodificador emite a palabra de código completa, incluíndo os símbolos de verificación, que debes eliminar. O sinal de listo indica que o descodificador pode aceptar un fluxo entrante. No flanco ascendente clk, se o sinal preparado para o codificador é alto, envíe o fluxo de datos de entrada a través de data_in e afirme a carga alta para indicar datos de entrada válidos. Cando valid_out se afirma como alto, a palabra descodificada de saída é válida no porto data_out. O número_de_erros mostra o número de erros que detecta o núcleo IP. No primeiro ciclo de reloxo onde os datos de saída son válidos, sop_out afírmase como alto só durante un ciclo, indicando o inicio do paquete de saída. O núcleo IP ten presión de avance e retroceso, que controlas co sinal listo e o sinal sink_ready. Afirma os sinais sop_in e eop_in correctamente no ciclo de reloxo, é dicir, o primeiro e o último ciclo de reloxo da palabra de código de entrada.

Parámetros básicos de CH IP

Táboa 7. Parámetros

Parámetro	Valores legais	Valor predeterminado	Descrición
Módulo BCH	Codificador ou Decodificador	Codificador	Especifique un codificador ou un descodificador.
Número de bits por símbolo (m)	3 a 14 (codificador ou 6 a 14 (decodificador)	14	Especifique o número de bits por símbolo.
lonxitude da palabra clave (n)	bits_paridade+1 : 2m-1	8,784	Especifique a lonxitude da palabra de código. O descodificador acepta un novo símbolo cada ciclo de reloxo se 6.5R < N. Se N>=6.5R +1, o descodificador mostra un comportamento continuo.
Capacidade de corrección de erros (t)	Rango derivado de m. Para o decodificador, o asistente limita o intervalo entre 8 e 127.	40	Especifique o número de bits a corrixir.
Anacos de paridade	–	560	Mostra o número de bits de paridade na palabra de código. O asistente deriva este parámetro de t.
Lonxitude da mensaxe (k)	–	8,224	Mostra o número de bits da mensaxe na palabra de código. O asistente deriva este parámetro de t e n.
Polinomio primitivo	–	17,475	Mostra o polinomio primitivo. derivada da elección de m.
Ancho de datos de entrada en paralelo	Codificador: 1 a min(bits_paridade, k-1). Decodificador: • d < piso(n*3/14) • d < piso(n/ piso[2*log2(2*t)])	20	O número de bits a introducir en cada ciclo de reloxo.

Interfaces e sinais BCH IP Core

Táboa 8. Reloxo e sinais de reinicio

Nome	Tipo Avalon-ST	Dirección	Descrición
CLK	CLK	Entrada	O reloxo do sistema principal. Todo o núcleo IP funciona no bordo ascendente de CLK.
restablecer	restablecer_n	Entrada	Un sinal activo baixo que restablece todo o sistema cando se afirma. Podes facer valer este sinal de forma asíncrona. Non obstante, debes anulalo sincrónicamente co sinal clk_clk. Cando o núcleo IP se recupere do restablecemento, asegúrese de que os datos que recibe son un paquete completo.

Táboa 9. Sinais de interface de entrada e saída de Avalon-ST

Nome	Tipo Avalon-ST	Dirección	Descrición
listo	listo	Saída	Sinal de lista de transferencia de datos para indicar que o lavabo está listo para aceptar datos. A interface de sumidoiro impulsa o sinal listo para controlar o fluxo de datos a través da interface. A interface de sumidoiro captura os sinais da interface de datos no bordo ascendente do clk actual.
datos_en[]	datos	Entrada	Entrada de datos para cada palabra de código, símbolo por símbolo. Válido só cando afirma o sinal in_válido.
data_out	datos	Saída	Contén saída descodificada cando o núcleo IP afirma o sinal out_valid. Os símbolos corrixidos están na mesma orde en que se introducen.
eop_in	eop	Entrada	Sinal de fin do paquete (palabra de código).
eop_out	eop	Saída	Sinal de fin do paquete (palabra de código). Este sinal indica os límites dos paquetes no bus data_in[]. Cando o núcleo IP impulsa este sinal alto, indica que o final do paquete está presente no bus data_in[]. O núcleo IP afirma este sinal na última transferencia de cada paquete.
en_erro	erro	Entrada	Sinal de erro. Especifica se o símbolo de datos de entrada é un erro e se o descodificador pode consideralo como un borrado. Só descodificadores compatibles con borrados.
cargar	válido	Entrada	Sinal de datos válidos para indicar a validez dos sinais de datos. Cando afirma o sinal in_válido, os sinais da interface de datos Avalon-ST son válidos. Cando desactiva o sinal in_válido, os sinais da interface de datos Avalon-ST non son válidos e deben ser ignorados. Podes afirmar o sinal in_válido sempre que os datos estean dispoñibles. Non obstante, o sumidoiro só captura os datos da fonte cando o núcleo IP afirma o sinal in_ready.
número_de_erros	erro	Saída	Indica o número de erros (só descodificador). Válido cando o núcleo IP afirma eop_out .
sop_in	sop	Entrada	Sinal de inicio do paquete (palabra de código).
sop_out	sop	Saída	Sinal de inicio do paquete (palabra de código). Este sinal indica os límites das palabras de código no bus data_in[]. Cando o núcleo IP impulsa este sinal alto, indica que o inicio do paquete está presente no bus data_in[]. O núcleo IP afirma este sinal na primeira transferencia de cada palabra de código.
pía_listo	listo	Entrada	Sinal de lista de transferencia de datos para indicar que o módulo posterior está preparado para aceptar datos. A fonte proporciona novos datos (se está dispoñible) cando afirma o sinal sink_ready e deixa de proporcionar novos datos cando desactiva o sinal sink_ready. Se a fonte non pode proporcionar novos datos, desafirma valid_out durante un ou máis ciclos de reloxo ata que estea preparado para transmitir sinais de interface de datos válidos.
valid_out	válido	Saída	Sinal de datos válidos. O núcleo IP afirma o sinal valid_out alto, sempre que unha saída válida estea en data_out ; o núcleo IP anula o sinal cando non hai unha saída válida en data_out .

Para os núcleos IP xerados dentro de Qsys, todos os sinais están nunha interface Avalon-ST. Para codificadores:

• Entrada: in[0 ao ancho de datos de data_in]
• Saída: out[0 ao ancho de datos de data_out].

Para decodificadores:

• Entrada: in[0 ao ancho de datos de data_in]
• Saída: fóra [0 ao ancho de datos+número_erros | data_out]

Interfaces Avalon-ST en núcleos IP DSP

As interfaces Avalon-ST definen un protocolo estándar, flexible e modular para transferencias de datos desde unha interface fonte a unha interface receptor.
A interface de entrada é unha fonte Avalon-ST e a interface de saída é unha fonte Avalon-ST. A interface Avalon-ST admite transferencias de paquetes con paquetes entrelazados en varias canles.
Os sinais de interface Avalon-ST poden describir interfaces de transmisión tradicionais que admiten un único fluxo de datos sen coñecer as canles nin os límites dos paquetes. Tales interfaces normalmente conteñen datos, sinais listos e válidos. As interfaces Avalon-ST tamén poden soportar protocolos máis complexos para transferencias de paquetes e ráfagas con paquetes entrelazados en varias canles. A interface Avalon-ST sincroniza de forma inherente deseños multicanle, o que lle permite conseguir implementacións eficientes e multiplicadas por tempo sen ter que implementar unha lóxica de control complexa.
As interfaces Avalon-ST admiten contrapresión, que é un mecanismo de control de fluxo no que un sumidoiro pode sinalar a unha fonte para que deixe de enviar datos. O sumidoiro normalmente usa contrapresión para deter o fluxo de datos cando os seus búfers FIFO están cheos ou cando ten conxestión na súa saída.
Información relacionada
Especificacións da interface Avalon

Historial de revisión de documentos

Historial de revisións de BCH IP Core User Guide.

Data	Versión	Cambios
2017.11.06	17.1	• Engadido soporte para dispositivos Intel Cyclone 10 • Corrixiron os nomes dos sinais nas descricións dos codificadores e descodificadores.
2017.02.14	16.1	• Eliminouse o ID do produto e o ID do vendedor. • Corrixido Capacidade de corrección de erros (t) valor máximo ata 127
2015.10.01	15.1	Engadiuse ID do produto e código de pedido.
2015.05.01	15.0	Lanzamento inicial

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.

• Outros nomes e marcas pódense reclamar como propiedade doutros.

A. BCH IP Core Document Archive

Se a táboa non enumera unha versión básica de IP, aplicarase a guía de usuario da versión principal de IP anterior.

Versión IP Core	Guía de usuario
16.1	Guía de usuario BCH IP Core
15.1	Guía de usuario BCH IP Core

Documentos/Recursos

Intel BCH IP Core [pdfGuía do usuario BCH IP Core, BCH IP, Core

Referencias

• Manual de usuario