Notas de versión de Intel Interlaken FPGA IP 2nd Gen
Notas de lanzamento de Intel® FPGA IP de Interlaken (2ª xeración).
Se unha nota de publicación non está dispoñible para unha versión específica do núcleo IP, o núcleo IP non ten cambios nesa versión. Para obter información sobre as actualizacións de IP ata a v18.1, consulte as Notas de lanzamento da actualización de Intel Quartus Prime Design Suite. As versións Intel® FPGA IP coinciden coas versións do software Intel Quartus® Prime Design Suite ata a v19.1. A partir da versión 19.2 do software Intel Quartus Prime Design Suite, Intel FPGA IP ten un novo esquema de versión. O número de versión IP de Intel FPGA (XYZ) pode cambiar con cada versión de software Intel Quartus Prime. Un cambio en:
- X indica unha revisión importante da IP. Se actualiza o software Intel Quartus Prime, debe rexenerar a IP.
- Y indica que a IP inclúe novas funcións. Rexenera a túa IP para incluír estas novas funcións.
- Z indica que a IP inclúe cambios menores. Rexenera a túa IP para incluír estes cambios.
- Notas de lanzamento da actualización de Intel Quartus Prime Design Suite
- Guía de usuario de Intel FPGA IP de Interlaken (2ª generación).
- Errata para Interlaken (2ª xeración) Intel FPGA IP na base de coñecemento
- Interlaken (2ª xeración) Intel Stratix 10 FPGA IP Design Example Guía de usuario
- Interlaken (2ª xeración) Intel Agilex FPGA IP Design Example Guía de usuario
- Introdución aos núcleos IP Intel FPGA
Interlaken (2ª xeración) Intel FPGA IP v20.0.0
Táboa 1. v20.0.0 2020.10.05
| Versión Intel Quartus Prime | Descrición | Impacto |
|
20.3 |
Engadido soporte para a velocidade de datos de 25.78125 Gbps. | — |
| Modificouse a compatibilidade das taxas de datos de 25.3 Gbps a 25.28 Gbps e de 25.8 Gbps a 25.78125 Gbps. |
— |
Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos.
Outros nomes e marcas pódense reclamar como propiedade doutros.
Interlaken (2ª xeración) Intel FPGA IP v19.3.0
Táboa 2. v19.3.0 2020.06.22
| Versión Intel Quartus Prime | Descrición | Impacto |
|
19.3.0 |
A IP agora admite a función Look-aside de Interlaken. | — |
| Engadido novo Activa o modo Interlaken Look-aside parámetro no editor de parámetros IP. | Podes configurar a IP no modo Interlaken Look-aside. | |
| Selección do modo de transferencia elimínase da versión actual do software Intel Quartus Prime. |
— |
|
| Engadiuse compatibilidade de velocidade de datos de 12.5 Gbps para o número de carrís 10 nas variacións do núcleo IP de mosaico H e E-tile (modo NRZ). |
— |
|
| Elimináronse os seguintes sinais da IP:
• rx_pma_data • tx_pma_data • itx_fame • itx_fame |
— |
|
| Engadíronse os seguintes novos sinais:
• sop_cntr_inc1 • eop_cntr_inc1 • rx_xcoder_uncor_feccw • itx_ch0_xon • irx_ch0_xon • itx_ch1_xon • irx_ch1_xon • itx_válido • irx_válido • itx_idle • irx_idle • itx_ctrl • itx_credit • irx_credit |
— |
|
| Elimináronse os seguintes dous desplazamentos do mapa de rexistro:
• 16'h40- TX_READY_XCVR • 16'h41- RX_READY_XCVR |
— |
|
| Probas de hardware do deseño exampagora está dispoñible para dispositivos Intel Agilex™. | Podes probar o deseño example no kit de desenvolvemento de transceptores-SoC Intel Agilex serie F. | |
| Podes cambiar a taxa de datos e a frecuencia do reloxo de referencia do transceptor a valores lixeiramente diferentes para a túa instancia IP de Interlaken (2ª xeración) dirixida ao dispositivo Intel Stratix® 10 H-tile ou E-tile. Consulte esta KDB para obter información sobre como cambiar a taxa de datos. |
Podes personalizar as taxas de datos dependendo dos mosaicos. |
Interlaken (2ª xeración) Intel FPGA IP v19.2.1
Táboa 3. v19.2.1 2019.09.27
| Versión Intel Quartus Prime | Descrición | Impacto |
|
19.3 |
Versión pública para dispositivos Intel Agilex con transceptores E-tile. | — |
| Cambiou o nome de Interlaken (2ª xeración) Intel Stratix 10 FPGA IP a Interlaken (2ª xeración) Intel FPGA IP |
— |
Interlaken (2ª xeración) Intel Stratix 10 FPGA IP v18.1 Actualización 1
Táboa 4. Versión 18.1 Actualización 1 2019.03.15
| Descrición | Impacto |
| Engadido soporte para o modo multisegmento. | — |
| Engadido Número de segmentos parámetro. | — |
| • Engadiuse compatibilidade coas combinacións de carril e velocidade de datos do seguinte xeito:
— Para dispositivos Intel Stratix 10 L-tile: • 4 carrís con taxas de carrís de 12.5/25.3/25.8 Gbps • 8 carrís con taxas de carrís de 12.5 Gbps — Para dispositivos Intel Stratix 10 H-tile: • 4 carrís con taxas de carrís de 12.5/25.3/25.8 Gbps • 8 carrís con taxas de carrís de 12.5/25.3/25.8 Gbps • 10 carrís con taxas de carrís de 25.3/25.8 Gbps — Para dispositivos Intel Stratix 10 E-tile (NRZ): • 4 carrís con taxas de carrís de 6.25/12.5/25.3/25.8 Gbps • 8 carrís con taxas de carrís de 12.5/25.3/25.8 Gbps • 10 carrís con taxas de carrís de 25.3/25.8 Gbps • 12 carrís cunha taxa de carril de 10.3125 Gbps |
— |
| • Engadíronse os seguintes novos sinais de interface de usuario de transmisión:
— itx_eob1 — itx_eopbits1 - itx_chan1 |
— |
| • Engadíronse os seguintes novos sinais de interface de usuario do receptor:
— irx_eob1 — irx_eopbits1 - irx_chan1 - irx_err1 - irx_err |
— |
Interlaken (2ª xeración) Intel Stratix 10 FPGA IP v18.1
Táboa 5. Versión 18.1 2018.09.10
| Descrición | Impacto | Notas |
| Cambiouse o nome do mosaico do documento como Interlaken (2ª xeración) Intel Stratix 10 FPGA IP Guía de usuario |
— |
— |
| Engadido modelo de simulación VHDL e soporte de banco de probas para o núcleo IP de Interlaken (2ª xeración). |
— |
— |
| Engadíronse os seguintes novos rexistros ao núcleo IP: | ||
| • TX_READY_XCVR | ||
| • RX_READY_XCVR
• ILKN_FEC_XCODER_TX_ILLEGAL_ STATE |
— | Estes rexistros só están dispoñibles nas variacións do dispositivo Intel Stratix 10 E-Tile. |
| • ILKN_FEC_XCODER_RX_ILLEGAL_ STATE |
Interlaken (2ª xeración) Intel FPGA IP v18.0.1
Táboa 6. Versión 18.0.1 de xullo de 2018
| Descrición | Impacto | Notas |
| Engadido soporte para dispositivos Intel Stratix 10 con transceptores E-Tile. |
— |
— |
| Engadiuse compatibilidade de velocidade de datos de 53.125 Gbps para dispositivos Intel Stratix 10 E-Tile en modo PAM4. |
— |
— |
| Engadido o sinal de reloxo mac_clkin para dispositivos Intel Stratix 10 E-Tile en modo PAM4 |
— |
— |
Interlaken (2ª xeración) Intel FPGA IP v18.0
Táboa 7. Versión 18.0 de maio de 2018
| Descrición | Impacto | Notas |
| Cambiou o nome do núcleo IP de Interlaken (2ª xeración) a Interlaken (2ª xeración) Intel FPGA IP segundo o cambio de marca de Intel. |
— |
— |
| Engadido soporte de velocidade de datos de 25.8 Gbps para o número de carrís 6 e 12. |
— |
— |
| Engadido soporte para o simulador paralelo Cadence Xcelium*. |
— |
— |
Interlaken IP Core (2ª xeración) v17.1
Táboa 8. Versión 17.1 de novembro de 2017
| Descrición | Impacto | Notas |
| Versión inicial na biblioteca IP Intel FPGA. | — | — |
Información relacionada
Guía de usuario de Interlaken IP Core (2ª xeración).
Arquivos da guía de usuario de Intel FPGA IP de Interlaken (2ª xeración).
| Versión Quartus | Versión IP Core | Guía de usuario |
| 20.2 | 19.3.0 | Guía de usuario de FPGA IP de Interlaken (2ª xeración). |
| 19.3 | 19.2.1 | Guía de usuario de FPGA IP de Interlaken (2ª xeración). |
| 19.2 | 19.2 | Guía de usuario de FPGA IP de Interlaken (2ª xeración). |
| 18.1.1 | 18.1.1 | Interlaken (2ª xeración) Intel Stratix 10 FPGA IP Guía de usuario |
| 18.1 | 18.1 | Interlaken (2ª xeración) Intel Stratix 10 FPGA IP Guía de usuario |
| 18.0.1 | 18.0.1 | Guía de usuario de FPGA IP de Interlaken (2ª xeración). |
| 18.0 | 18.0 | Guía de usuario de Intel FPGA IP de Interlaken (2ª generación). |
| 17.1 | 17.1 | Guía de usuario de Interlaken IP Core (2ª xeración). |
As versións IP son as mesmas que as versións do software Intel Quartus Prime Design Suite ata a v19.1. Desde a versión 19.2 ou posterior do software Intel Quartus Prime Design Suite, os núcleos IP teñen un novo esquema de versión IP. Se non aparece unha versión do núcleo de IP, aplicarase a guía de usuario da versión principal de IP anterior.
Documentos/Recursos
 |
Notas de versión de Intel Interlaken FPGA IP 2nd Gen [pdfInstrucións Notas de versión de Interlaken 2nd Gen FPGA IP, Interlaken 2nd Gen, FPGA IP Notas de versión |
